[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1.kondisi

2.gambar rangkaian simulasi 

3.video simulasi 

4.prinsip kerja 

5.link download 

 

1.kondisi (kembali)

 Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=clock

2.gambar rangkaian simulasi  (kembali)

 

3.video simulasi  (kembali) 

4.prinsip kerja  (kembali)

  pada percobaan 1 kondisi 13 ini terdapat 1 JK flip flop , D flip flop ,5 buah saklar SW -SPDT dan 2 buah clock.

pada ragkaiaan JK flip flop  inputan pada pin J dihubungkan ke saklar B2 yang mana berlogika 0 ,lalu kaki K dihubungkan ke saklar B4 yang berlgika 1 dan kaki CLK dihubungkan ke clock .Pada kaki R dan S dihubungkan masing" pada saklar B0 dan B1 yang mana berlogika 1 sehingga Pin R dan S tidak aktif karena Pin R dan S aktif low (aktif ketika berlogika 0).Dengan inputan tadi maka output Q berlogika 0 dan Q' berlogika 1 ]

  pada rangkaian D flip flop inputan pin D dihubungkan ke saklar B5 yang berlogika 1 ,pin CLK dihubungkan ke clock sedangkan pin R dan S dihungkan ke saklar B0 dan B1 sama hal dengan JK flip flop tadi maka pin R dan S tidak aktif,sehingga output dari pin Q berlogika 1 dan Q' berlogika 0

5.link download  (kembali)

 HTML klik disini

Rangkaian Simulasi klik disini

Video klik disini

Datasheet 74LS112 klik disini

Datasheet 7474 klik disini